Totalmente asociativa
• Cualquier dirección de DRAM puede copiarse en
cualquier dirección de caché
• Se necesita leer todo el directorio en
cada acceso
Supera la desventaja de la directa al permitir que cada bloque de
memoria principal pueda cargarse en cualquier lınea de la cache.
La logica de control de la cache interpreta una direccion de memoria
como una etiqueta y un campo de palabra. La etiqueta identifica
unıvocamete un bloque de memoria principal. Para determinar si
un bloque esta en la cache, su logica de control debe examinar simultaneamente todas las etiquetas de lıneas para buscar una coincidencia.
La principal desventaja es que se requiere una circuiteria compleja
para examinar en paralelo las etiquetas de todas las lıneas de
cache.
De correspondencia directa
• DRAM dividia en páginas
• Sólo se lee una dirección cada vez
Se hace corresponder cada bloque de memoria principal a solo una
lınea posible de cache. La correspondencia es:
i=j mod m
donde i es el número de líınea de cache, j es el número de bloque
de memoria principal y m es el número de líneas en la cache.
Los w bits menos significativos identifican cada palabra dentro de
un bloque de memoria principal. Los s bits restantes indican uno
de los 2^s bloques de la memoria principal. La logica de la cache
interpreta los s bits como una etiqueta de s-r bits (parte mas
significativa) y un campo de linea de r bits, con el que se identifica
una de las m=2^r lıneas de la cache. Con el uso de una parte de la
dirección como numero de lınea proporciona una asignacion unica
de cada bloque de memoria principal en la cache.
Correspondencia asociativa por conjuntos
Es una solucion de compromiso tomando lo bueno de las correspondencias
anteriores, sin presentar sus desventajas. La cache se
divide en v conjuntos cada uno de K líıneas. Las relaciones son las
siguientes:
m=w*K
i=j mod m
donde i es el número de líınea de cache, j es el número de bloque
de memoria principal y m es el número de líneas en la cache.
Un bloque Bj puede proyectarse en cualquiera de las lıneas del
conjunto i. La lógica de control de la cache interpreta una dirección
de memoria con la etiqueta, el conjunto y la palabra. Los d bits del
conjunto especifica uno de entre los v=2^d conjuntos. Los s bits
de los campos de etiqueta y de conjunto especifican uno de los 2^s
bloques de memoria principal.
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